DRAM如何走出技术困局

从2020年二季度到今年第二季度期间，DRAM价格一直持续上涨，最高涨幅甚至超过了100%，在连续涨了近一年后，DRAM主流产品价格迎来回落。从8月开始，DRAM厂在价格谈判上已显弱势，出现小幅度下滑。

据TrendForce集邦咨询调查报告显示，第三季生产旺季后，DRAM的供过于求比例于第四季开始升高。由于前几季度需求的猛增，除了供应商库存水位仍属相对健康外，基本上各终端产品客户手中的DRAM库存已超过安全水位，服务商库存水位已达8周以上，甚至有些客户库存超过10周，后续的备货意愿大大削弱。除了部分Tier2厂商仍在补齐先前的采购缺口外，整体动能已渐趋缓。

TrendForce预测，第四季度DRAM均价将开始走跌，部分库存量过高的产品单季跌幅不排除会超过5%，整体DRAM均价跌幅为3~8%。

价格和出货量等信息反映着DRAM的市场走势，而市场因素之外，从技术角度有观点认为，DRAM技术似乎已经到达了瓶颈。

DRAM技术受阻

多年来，DRAM采用一个晶体管存储cell的整体配置没有改变。从DRAM诞生至55年后的今天，行业已经拥有3家1X节点的制造商，其存储容量超过4Gb，他们仍在制造具有相同配置的存储cell，包括一个晶体管和一个电容器。

从DRAM三巨头工艺尺寸的发展历程来看，三星、SK海力士、美光在2016-2017年进入1Xnm(16nm-19nm)阶段，2018-2019年为1Ynm(14nm-16nm)，2020年处于1Znm(12nm-14nm)时代。目前，10nm进入第四阶段，三星已于2020年上半年完成首批1anm制程DRAM的出货，2021年美光、SK海力士也开始量产第四代10nm级DRAM产品。后续，行业厂商将朝着1α、1β、1γ等技术新阶段发展。

每个新的DRAM技术节点都能生产出比其前一代更小、更紧凑的芯片，使得每个晶片能够集成更多的芯片，抵消了引入新技术所增加的制造成本。每一个新节点不仅会缩小cell尺寸，还会引入新材料或新架构布局。

从技术和性能角度来看，DRAM面临的主要是带宽和延迟方面的挑战。带宽是可以写入内存或可以从中读取的数据量，延迟是对内存的请求与其执行之间的时间间隔。

由于受限于传统计算机体系的冯-诺依曼架构，存储器带宽与计算需求之间的鸿沟（即“存储墙”问题）日益突出。

2013年，随着高带宽内存(HBM)的推出，其中堆叠的DRAM芯片通过硅通孔(TSV)相互连接，改进了逻辑过程和内存之间的数据传输，使得带宽得到了很大程度上的缓解。

与基本的DRAM相比，因为需要在封装中堆叠裸片，HBM成本较为昂贵。到目前为止，HBM的应用场景仅限于一些高端的图形和高端计算。同时，HBM堆栈的大小及其与处理器芯片所需的距离限制了可以连接到处理器的堆栈数量。

另一方面，其数据管脚的工作频率仍然较高，存在功耗较大的缺点。比如HBM采用了x10um级微凸块(Micro-Bump)堆叠DRAM，其数据IO数量有限且寄生电容和功耗较大，进而限制了带宽的增加。

因此，HBM的出现也并没有完全解决“内存墙”的问题。那么，DRAM的下一步会是什么？

单片3D DRAM

随着DRAM扩展速度放缓，图案化成本的增加以及可能达到的物理极限，使得在二维上进行缩放更具挑战性。业界将需要寻找其他方法来继续推动更多、更便宜的内存位，避开平面缩放限制的常见方法是向第三维架构发展。

美光技术开发高级副总裁Naga Chandrasekaran曾表示：“3D DRAM被视为一个概念，业界正在进行大量准备工作，包括开发设备、开发先进的 ALD、选择性沉积、选择性蚀刻等等，都在进行中。”

单片堆叠需要跟HBM完全不同的方法，单片堆叠芯片是一种自然延伸，只需少量额外步骤，但仍旧困难重重。

Arm研究团队的研究员兼技术总监Rob Aitken表示：“对于堆叠的物体，关键是构建一个好的电容器，同时*限度地减少对相邻位单元的干扰。*的电气挑战可能是为堆叠位线留出余量，或者设计一种不需要的堆叠解决方案。”

另一个困难是堆叠层将出现在生产线后端 (BEOL)，而生产线的后端需要在低温下处理，这具有较大挑战性。但*的挑战在于，由于电流电容太深，堆叠多层是不切实际的，这意味着需要一个新的位单元进行堆叠，但无电容器位单元同样很难构建。

对此，业界提出一种新方法——将电容器翻转过来水平放置。从面积的角度来看，位单元非常小，给电容器带来了很多垂直空间，但这也大大增加了单元的占地面积。

对此，Monolithic3D公司发言人Jin-Woo Han表示：“为了补偿水平电容器的面积消耗，必须堆叠大量层数。同时，研究人员还在研究更高的介电常数，以减少存储电容器的长度。”

左边是单元格的标准布局，右边显示它翻转到一边。电容器现在是水平的，因此需要足够的层来抵消横向面积的增加。（图源：Monolithic3D）

除了上述难点之外，3D DRAM还存在另外两个主要挑战——经济和惯性。

从经济的角度来看，堆叠需要密度的大幅度提升，根据Chandrasekaran的说法，可能需要堆叠到200到300层才能实现经济成本的提升；惯性障碍不容易量化。与任何预示着消亡的主流技术一样，传统方法的玩家往往有很多讨巧的方式，可以从当前的cell中找到更多可维持传统技术寿命的方法。正如几十年来一直预测CMOS的末日一样，DRAM的末日言论也已经存在了多年，而且正在不断被提及。

对于3D DRAM的未来发展方向，虽然业内有很多想法，但对整体3D的研究仍处于早期阶段，就目前而言，采用经典DRAM 的HBM类型堆叠方法是*的。或许在未来的某个时候，这可能会改变。但任何新的位单元至少需要10年的时间才能站稳脚跟，我们还需要数年时间才能知道这个故事的结局。

晶圆减薄工艺&混合键合技术

另一边，2021年电子元件和技术会议(ECTC)的会议上，由Micron Memory Japan和其他几个研究组织共同撰写的一篇标题为“Ultra-thinning of 20 nm Node DRAMS down to 3 µm for Wafer-on-Wafer (WOW) applications”（“将20纳米节点DRAMS基于超薄至3微米晶圆上的 (WOW) 应用”）的论文中，描述了如何使用研磨和化学机械抛光(CMP)两种不同的方法来减薄晶圆，并比较减薄前后DRAM的保留时间。

自从引入HBM以来，晶圆厚度已经从几百微米锐减到40µm左右，但达到3µm是非常了不起的。晶圆减薄工艺和混合键合技术的结合为DRAM开辟了新的可能性。

晶圆减薄工艺

晶圆减薄工艺的作用是对已完成功能的晶圆（主要是硅晶片）的背面基体材料进行磨削，去掉一定厚度的材料。有利于后续封装工艺的要求以及芯片的物理强度，散热性和尺寸要求。

晶圆减薄后对芯片有多种优点：

1.散热效率显著提高，随着芯片结构越来越复杂，集成度越来越高，晶体管数量急剧增加，散热已逐渐称为影响芯片性能和寿命的关键因素。薄的芯片更有利于热量从衬底导出；

2.减小芯片封装体积。微电子产品日益向轻薄短小的方向发展，厚度的减小也相应地减小了芯片体积；

3.减少芯片内部应力。芯片厚度越厚芯片工作过程中由于热量的产生，使得芯片背面产生内应力。芯片热量升高，基体层之间的热差异性加剧，加大了芯片内应力，较大的内应力使芯片产生破裂；

4.提高电气性能。晶圆厚度越薄背面镀金使地平面越近，器件高频性能越好；

5.提高划片加工成品率。减薄硅片可以减轻封装划片时的加工量，避免划片中产生崩边、崩角等缺陷，降低芯片破损概率等。

实际上该工艺并非什么新鲜技术，半导体制造商们用晶圆减薄方法制造IGBT已有十几年的时间了。得益于晶圆减薄工艺与创新的封装，IGBT和MOSFET等功率器件在不断进步。

薄晶圆的生产和混合键合将大大降低TSV阻抗，它还会增加数据带宽，降低热阻，最终增加互连密度。如果使用这种技术，将不会看到HBM结构中芯片之间的导电凸块，并且存储器芯片的厚度将薄十倍，这将导致堆叠高度的整体降低。

传统上，为改进设计，业界开发了片上系统（SoC），可以缩小每个具有不同功能的节点，然后在将它们封装到同一裸片上，但是随着单个节点正变得越来越复杂和昂贵，更多的人转向寻找新的替代方案。在传统的先进封装中组装复杂的芯片可以扩展节点，使用混合键合的先进封装则是另一种选择。

在混合键合中，两个晶圆的金属键合焊盘以及与它们相邻的介电材料也被直接连接。用于堆叠芯片的标准凸块和支柱在芯片之间留下30µm的间隙，从而使整体封装厚度减少了数百微米，这对于智能手机和可穿戴设备等设备至关重要。

混合键合已经在CMOS图像传感器中取代了硅通孔（TSV）互联，在该应用中达到了占位面积、TSV成本缩减以及混合键合工艺成本之间的盈亏平衡点。它现在被三星、苹果和华为广泛用于高端智能手机的CIS。但截至今天，它还尚未在堆叠式DRAM产品中实施。与现有的堆叠和键合方法相比，混合键合可以提供更高的带宽和更低的功耗，但该技术也更难实现。

混合键合技术对分离过程中可能出现的芯片边缘缺陷很敏感，这导致在晶圆切割过程后需要进行新的检查，DRAM制造商要求在后端封装领域进行亚微米缺陷检测，这在原来是前所未有的。赛博光学研发副总裁Tim Skunes强调：“缺陷控制至关重要，考虑到这些工艺使用已知的昂贵优良裸片，失败成本很高。在组件之间，有一些突起形成垂直的电气连接，控制凸块高度和共面性对于确保堆叠组件之间的可靠性至关重要。”

目前混合键合技术正在发展，GlobalFoundry、英特尔、三星、台积电、联电以及Imec和Leti等厂商都在致力于铜混合键合封装技术的研发。其中，台积电正在研究一种叫做集成芯片系统（SoIC）的技术。使用混合键合技术，台积电的SoIC技术可以实现低于微米的键合间距。

台积电研究员MF Chen在最近的一篇论文中说，与当今HBM相比，“继承了SoIC的DRAM存储器立方体可以提供更高的存储器密度、带宽和功率效率。”

与上述业界讨论的单片3D DRAM等全新配置相比，晶圆减薄与混合键合的这种组合将更容易延长DRAM设备的寿命。不过客户需要权衡其选择并深挖其中的细节，也并不是一件容易的事情。

DRAM远未走到生命尽头，还有很长的路要走，它需要的是进一步缩小尺寸并降低成本。可能在未来，外围电路也将按比例缩小甚至从DRAM芯片中取出制成独立芯片，然后使用超薄工艺和混合键合技术安装在DRAM上。先进光刻和图案化的结合将外围电路分解为单个小芯片进行配置，晶圆减薄工艺和混合键合技术的可用性或将使DRAM设备重新焕发活力。

写在最后

有观点认为，随着新内存为整个系统内存架构创造的新选择，DRAM在系统中的角色可能将发生变化，甚至被其他新技术取代。

但从目前来看，有很多的非易失性存储器，读取速度或多或少与DRAM一样快，但写入速度较慢。

就像Rambus Labs高级副总裁Gary Bronner说的那样：“DRAM的未来是什么？DRAM的未来就是DRAM，尽管它在可靠性方面表现不算太好，并且还将面临刷新时间的挑战。但就像当今计算机系统的许多其他部分所遇到的问题一样，将在系统级别解决这个问题。目前还没有一种新方法可以真正取代DRAM。”

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