合见工软发布多款国产自研EDA与IP解决方案

9月24日，国内知名集成电路设计EDA及工业软件企业上海合见工业软件集团有限公司（简称“合见工软”）在IDAS 2024设计自动化产业峰会期间隆重召开了“2024合见工软年度新产品发布会”，会上重磅发布了十一款国产自主自研EDA及IP产品，其中多项产品技术达到了国际先进性能水平，为中国本土EDA技术突破提供了强大的推动力。

此次合见工软发布的创新产品包括：国产硬件仿真器中首台可扩展至460亿逻辑门设计的硬件仿真平台UVHP、新一代单系统先进原型验证平台、DFT全流程平台、电子系统设计工具和五款高速接口IP产品。

面对智算时代的到来，复杂集成电路技术与工艺的演进挑战，国产EDA产业面临着严苛的时代考题，如何能将国产EDA工具推向先进水平，并在国际市场中占据一席之地。特别是在以人工智能驱动的智算时代的科技比拼中，EDA工具对于支撑中国智算时代驱动的集成电路产业发展至关重要。

在这条科技攻坚的核心赛道上，合见工软以三年推出20余款产品的创新速度、硬核的技术实力与国内集成电路行业的广泛认可，回答了时代给予的考题，同时引领了产业发展、技术创新和生态完善的国产EDA新态势。

EDA²副理事长、深圳市海思半导体有限公司CIO刁焱秋，清华大学、复旦大学、上海大学等学界代表，以及知名半导体公司高管及客户共计超过400位代表，共同出席了合见工软新产品发布会。

发布会上，合见工软董事长潘建岳先生作开幕致辞，EDA²副理事长刁焱秋先生进行特邀致辞。潘建岳先生表示，合见工软以世界级EDA公司为远景，目标为中国集成电路行业提供国际*水平的创新EDA工具，契合国家加快发展新质生产力的重要要求。纵览历史，EDA发展始终走在集成电路行业的最前端，引领创新。从创立伊始，合见工软始终以产品技术为核心，保持着闭关研发、夯实基础，几年间合见工软已从一家初创企业，发展为国内数字芯片EDA的领导企业，同时更跨越到系统级和IP多个领域，推出的EDA及IP产品都目标迭代到全球竞争力。目前合见工软已成为国内首家可以为数字大芯片设计提供“EDA+IP+系统级”联合解决方案的供应商，刷新了EDA研发的中国速度，引领了国产EDA创新时代。

潘建岳强调，一路走来合见工软得到了很多用户及合作伙伴的支持，未来将继续保持技术攻坚和产品创新，助力国内集成电路设计企业乃至全球产业的进步。

合见工软董事长潘建岳致辞

本次发布会的重磅环节是由合见工软首席技术官贺培鑫先生带领的合见工软技术专家发布EDA创新趋势和全新的十一款产品，这些产品覆盖了数字前端、数字后端、系统级和接口IP多个领域。合见工软自成立以来一直以国际先进水平为目标，多产品线并行研发，在数字芯片EDA技术达到创新引领的同时，在技术更为*、挑战更复杂的数字芯片设计和验证领域已有多项创新成果，填补了部分国产EDA工具关键点的技术空白，展现了合见工软强大的研发实力和对客户的支持能力。特别是在IP领域实现快速覆盖，现已成为国内首家同时布局EDA+IP联合的供应商，并已得到多家商业客户的成功流片，数百家客户的商业部署。

智算时代，创新加速

生成式AI引爆了智算产业的高速扩张，算力已成为数字时代的关键源动力，也是国家科技实力的基石与体现。智算系统中，芯片为整个架构提供算力基础支撑，每一次大模型的训练和推理参数量正在呈现指数级增长，带动着作为算力基础设施的算力芯片GPU和CPU芯片爆发式的自主化需求。同时，智算领域为芯片设计也带来了多重挑战，芯片的复杂度呈现大幅的提升，严苛的面世时间要求设计和验证工作更加准确而高效，对系统级设计及软硬件协同的要求也更为复杂。这些新的挑战颠覆了既往的传统芯片设计方法，同时持续推升EDA工具研发的复杂度。

贺培鑫在演讲中提到了智算芯片公司当前面临的四大挑战，包括算力墙，即数据处理速度的限制；第二，存储墙，内存访问速度的限制；第三，能耗墙，先进工艺演进到一定程度，已经没有办法再降低功耗，同时计算规模不停在扩大，所以能耗变成很大的问题；最后，互联墙的挑战，智算万卡互联，对于计算速度及延迟带来了巨大的限制。

种种挑战，都驱动着中国高端数字芯片设计面临迫切的需求：*，毫无疑问的国产EDA工具问题；第二，系统级上改善芯片性能，以及解决软硬件协同的挑战，从更早期的阶段开始系统联动设计的考量；第三，更好地支撑国内数字大芯片客户的需求，包括芯粒（Chiplet）时代所带来的最新高速接口IP和系统级设计工具等领域。

智算时代的爆发对国产EDA的支撑提出了严苛的时间表，时不我待。

合见工软此次发布的创新战略，从解决关键卡脖子问题，提升为打造技术*优势，对标国际先进性能水平，以应对目前智算大芯片所带来的技术挑战，提供高水平的数字芯片EDA及IP解决方案。此次一年一度的产品发布，正是合见工软坚守初心，识势而为，多措并举的扎实发展道路的体现。合见工软针对大规模算力集群的高速发展，为数字大芯片设计带来的多重挑战，发布了多个创新产品和EDA发展趋势以供应对，包括算力主芯片方案、存储方案、互联方案和系统方案。

本次发布的十一款创新产品包括：

·       数字验证全新硬件平台：

数据中心级全场景超大容量硬件仿真加速验证平台UniVista Hyperscale Emulator（简称“UVHP”）

全新一代商用级、单系统先进原型验证平台PHINE

DESIGN Advanced Solo Prototyping（简称“PD-AS”）

·       数字实现EDA工具：国产自主知识产权的可测性设计（DFT）全流程平台UniVista Tespert：

高效缺陷诊断软件工具UniVista Tespert DIAG

高效的存储单元内建自测试软件工具UniVista Tespert MBIST

·       PCB板级设计工具：新一代电子系统设计平台UniVista Archer

一体化PCB设计环境UniVista Archer PCB

板级系统电路原理设计输入环境UniVista Archer Schematic

·       全国产自主知识产权高速接口IP解决方案：

UniVista UCIe IP——突破互联边界、下一代Chiplet集成创新的全国产UCIe IP解决方案

UniVista HBM3/E IP——拓展大算力新应用、加速存算一体化的全国产HBM3/E IP解决方案

UniVista DDR5 IP——突破数据访问瓶颈、灵活适配多元应用需求的全国产DDR5 IP解决方案

UniVista LPDDR5 IP——大容量高速率低功耗的全国产LPDDR5 IP解决方案

UniVista RDMA IP——助力智算万卡互联、200G和400G高性能的全国产RDMA IP解决方案

合见工软自成立以来一直以国际先进水平为目标，多产品线并行研发，在数字芯片EDA技术达到创新引领的同时，在技术更为*、挑战更复杂的数字芯片设计和验证领域已有多项创新成果，填补了部分国产EDA工具关键点的技术空白，展现了合见工软强大的研发实力和对客户的支持能力。

国产容量新高度

AI智算、HPC超算、AD/ADAS智驾、5G、以及超大规模网络等应用领域，正推动芯片设计的规模、功能集成度和软硬件系统级复杂度大幅提升。这对验证工具的能力提出了更高要求，并带来了多样化场景验证的挑战。验证工具除了必须为芯片设计开发提供更快速准确的编译和更高效的调试能力，还必须具备更灵活、更统一的全场景验证平台。这不仅可提升故障纠错效率和验证吞吐量，还能降低大规模复杂芯片流片的风险，并为软硬件协同仿真验证提供强大的数字孪生能力。

合见工软宣布推出数据中心级全场景超大容量硬件仿真加速验证平台UniVista Hyperscale Emulator（简称“UVHP”），为国产自研硬件仿真器中首台可扩展至460亿逻辑门设计的产品，并支持多系统进一步扩展，可大幅提升仿真验证效率，缩短超大规模芯片的仿真验证周期。超大容量硬件仿真加速平台UVHP基于合见工软自主研发的新一代专有硬件仿真架构，采用先进的商用FPGA芯片、*的高效能RTL综合工具UVSyn、智能化全自动编译器，以及丰富的高低速接口和存储模型方案，为超大规模ASIC/SOC的仿真验证提供强大支持。

合见工软副总裁吴秋阳先生表示：“合见工软从成立伊始，一步一个脚印，每年都会推出新一代的硬件验证产品，此次最新推出的硬件仿真加速平台UVHP，容量规模已经两年间的三代产品提升了两个数量级。同时UVHP具有四大优势，包括自研的编译设计方法学，可以大幅提升编译效率、运行性能和迭代加速；高效准确的全波形调试技术；高效率运行时硬件管理，可以优化硬件平台使用效率，缩短运行时间；最后UVHP具有完备接口与存储方案支持的数据中心计算模式，并可以与合见工软混合虚拟原型方案结合，提供多用户全场景功能验证与开发，将设计周期进一步左移。”

合见工软全新推出的硬件仿真加速验证平台UVHP，达成了国产自研硬件仿真加速平台的能效和容量新高度。该平台将硬件仿真系统的算力提升至数据中心级别，系统规模支持1.6亿门到460亿门可调，是目前国产同类产品中容量*的，同时其性能可对标国际先进产品。全场景验证模式包括纯硬件环境、XTOR和Hybrid等多种方案，为芯片系统级软硬件协同设计及验证提供了强大的算力支撑。